注：本文來源SemiVision，以下對(duì)原文有刪減。

在 2025 年臺(tái)積電北美技術(shù)論壇上，臺(tái)積電全面介紹了一系列關(guān)鍵的先進(jìn)技術(shù)發(fā)展，并深入解析了塑造半導(dǎo)體產(chǎn)業(yè)未來的主要挑戰(zhàn)與機(jī)遇。

隨著人工智能（AI）技術(shù)快速滲透到從云數(shù)據(jù)中心到邊緣計(jì)算設(shè)備的各個(gè)領(lǐng)域，智能化正在變得無處不在。這種轉(zhuǎn)型對(duì)半導(dǎo)體技術(shù)提出了前所未有的挑戰(zhàn)與需求，促使從 AI 設(shè)備到云平臺(tái)的整個(gè)領(lǐng)域，必須在先進(jìn)邏輯制程上實(shí)現(xiàn)全面性突破。

在 AI 設(shè)備領(lǐng)域，CPU 正在以 3nm 和 4nm 節(jié)點(diǎn)進(jìn)行設(shè)計(jì)，GPU 正邁向 5nm，存儲(chǔ)和 Wi-Fi 組件則朝 6nm 和 7nm 節(jié)點(diǎn)發(fā)展。

在邊緣計(jì)算方面，AI 加速器和存儲(chǔ)控制器主要采用 6nm/7nm 技術(shù)，而網(wǎng)絡(luò)芯片則大多停留在 7nm 節(jié)點(diǎn)。

在網(wǎng)絡(luò)基礎(chǔ)設(shè)施領(lǐng)域，關(guān)鍵組件如主動(dòng)式天線單元（AAU）、基帶單元（BBU）、光學(xué) ASIC、控制器及 FPGA，主要集中在 5nm 至 7nm 技術(shù)節(jié)點(diǎn)。

同時(shí)，云計(jì)算平臺(tái)正在積極轉(zhuǎn)向 3nm 和 4nm 節(jié)點(diǎn)，整合 3nm/5nm AI 加速器和 5nm 網(wǎng)絡(luò)芯片。

總體而言，從 AI 邊緣設(shè)備到云數(shù)據(jù)中心，整個(gè) AI 計(jì)算鏈正迅速遷移至下一代先進(jìn)半導(dǎo)體節(jié)點(diǎn)，積極采用新技術(shù)，以滿足未來產(chǎn)品對(duì)更高性能、更低功耗和更高集成密度日益增長(zhǎng)的需求。
 

• 臺(tái)積電先進(jìn)技術(shù)藍(lán)圖（TSMC Advanced Technology Roadmap）

臺(tái)積電的先進(jìn)技術(shù)藍(lán)圖（Advanced Technology Roadmap）清晰地勾畫了未來制程技術(shù)演進(jìn)的軌跡與方向。從 2020 年推出 N5 制程起步，隨后陸續(xù)推出了 N5P 和 N7A 等強(qiáng)化版本，臺(tái)積電在 2022 年進(jìn)一步推進(jìn)至 N4 節(jié)點(diǎn)。到了 2023 年，公司發(fā)布了 N3 制程及其衍生技術(shù) N4P 和 N4X，并在 2024 年正式進(jìn)入 N3E 和 N5A 時(shí)代。進(jìn)入 2025 年，臺(tái)積電計(jì)劃推出 N2 以及 N3P/N3X 技術(shù)，展現(xiàn)出全面且積極的領(lǐng)導(dǎo)策略。
 

• N2、A16 與 A14 技術(shù)節(jié)點(diǎn)的 PPA（性能、功耗、面積）表現(xiàn)

展望 2026 至 2028 年，臺(tái)積電將陸續(xù)推出 N2P、N3A、A16 和 N2X 節(jié)點(diǎn)，并最終朝向 A14 技術(shù)節(jié)點(diǎn)邁進(jìn)，進(jìn)一步鞏固其在先進(jìn)制造領(lǐng)域的領(lǐng)導(dǎo)地位。

針對(duì)主流市場(chǎng)領(lǐng)域——包括中低端移動(dòng)設(shè)備、消費(fèi)電子產(chǎn)品及通信基礎(chǔ)設(shè)施（如基站）——臺(tái)積電的藍(lán)圖顯示，將從現(xiàn)有的 12FFC+ 和 16FFC+ 穩(wěn)步推進(jìn)至 N6、N4P 和 N4C 節(jié)點(diǎn)，未來計(jì)劃進(jìn)一步遷移到 N3C 技術(shù)節(jié)點(diǎn)。

總體來看，無論是在高端市場(chǎng)還是主流市場(chǎng)，臺(tái)積電的制程技術(shù)都在快速朝向新一代節(jié)點(diǎn)演進(jìn)，這些節(jié)點(diǎn)提供更高的能效與性能。尤其是 AI 加速器、數(shù)據(jù)中心服務(wù)器及高端移動(dòng)設(shè)備等領(lǐng)域，對(duì)高密度、高性能、低功耗芯片的需求持續(xù)增長(zhǎng)，將繼續(xù)驅(qū)動(dòng)半導(dǎo)體制程技術(shù)的積極創(chuàng)新與微縮發(fā)展。

在次世代節(jié)點(diǎn)的驗(yàn)證過程中，臺(tái)積電的 A14 制程通過早期的實(shí)物實(shí)現(xiàn)（physical implementation），成功展示了其卓越的 PPA（性能、功耗、面積）優(yōu)勢(shì)。與 N2 節(jié)點(diǎn)相比，A14 在相同工作電壓下，計(jì)算速度提升了 10% 至 15%，同時(shí)核心面積縮小了約 20%。

這種在性能提升、能效優(yōu)化與面積縮放方面的全面進(jìn)步，不僅使芯片具備更高的計(jì)算能力，還有助于芯片小型化以及系統(tǒng)層級(jí)的整體功耗降低。這些改進(jìn)預(yù)計(jì)將在關(guān)鍵應(yīng)用領(lǐng)域，如數(shù)據(jù)中心 AI 訓(xùn)練加速器、高性能計(jì)算（HPC）平臺(tái)以及次世代高端移動(dòng)處理器中，產(chǎn)生直接且深遠(yuǎn)的影響，加速未來智能計(jì)算基礎(chǔ)設(shè)施的開發(fā)與部署。

關(guān)于 N2 制程的進(jìn)展，臺(tái)積電強(qiáng)調(diào)，目前生產(chǎn)推進(jìn)順利，已有多個(gè)客戶完成了流片（tape-out）。N2 制程中采用的奈米片（nanosheet）器件表現(xiàn)接近目標(biāo)規(guī)格，而 256Mb SRAM 測(cè)試芯片的平均良率已超過 90%，顯示出極強(qiáng)的工藝穩(wěn)定性與成熟度。

根據(jù)臺(tái)積電的路線圖，N2 預(yù)計(jì)將在 2025 年下半年進(jìn)入量產(chǎn)階段，隨后在 2026 年推出性能與能效進(jìn)一步提升的增強(qiáng)版 N2P 節(jié)點(diǎn)。此外，專門針對(duì)高頻運(yùn)算應(yīng)用的 N2X 變體預(yù)計(jì)將在 2027 年亮相，最大工作頻率（Fmax）預(yù)計(jì)提升約 10%。

具體指標(biāo)方面，相較于目前的 N3E 節(jié)點(diǎn)，N2P 在相同功耗條件下計(jì)算速度將提升約 18%，或在相同速度下功耗降低約 36%。邏輯密度（Logic Density）將提高超過 1.2 倍，整體芯片密度將提升至少 1.15 倍。

這些技術(shù)進(jìn)步明確地奠定了 N2 系列技術(shù)在未來數(shù)年內(nèi)的重要地位，將推動(dòng)能效重大突破，并為未來 AI 與高性能計(jì)算（HPC）平臺(tái)提供強(qiáng)大動(dòng)力。

為了進(jìn)一步優(yōu)化數(shù)據(jù)中心 AI 和高性能計(jì)算（HPC）產(chǎn)品，臺(tái)積電的 A16 制程平臺(tái)帶來了卓越的 PPA（性能、功耗、面積）提升。與 N2P 節(jié)點(diǎn)相比，A16 在計(jì)算速度上提高了約 8%，同時(shí)功耗降低了約 20%。

這些改進(jìn)主要得益于更低的 IR 電壓降損（IR Drop）和更短的互連長(zhǎng)度，從而整體降低了互連電容（interconnect capacitance），顯著提升了系統(tǒng)能效與計(jì)算性能。這種全面優(yōu)化對(duì)于支持生成式 AI 訓(xùn)練工作負(fù)載和大型語(yǔ)言模型（LLM）推理系統(tǒng)尤為關(guān)鍵，因?yàn)檫@些平臺(tái)需要極高的帶寬、超低延遲和大規(guī)模計(jì)算資源。

因此，A16 有望成為推動(dòng)下一波智能計(jì)算基礎(chǔ)設(shè)施升級(jí)的關(guān)鍵賦能技術(shù)之一。

• 元器件架構(gòu)展望（Device Architecture Outlook）

• CFET 與二維材料（2D Materials）的創(chuàng)新

展望更遠(yuǎn)的未來，晶體管架構(gòu)的演進(jìn)正堅(jiān)定地從 FinFET 向奈米片（Nanosheet）技術(shù)推進(jìn)，并且已有明確路線圖朝向 CFET（互補(bǔ)式場(chǎng)效應(yīng)晶體管，Complementary FET）結(jié)構(gòu)發(fā)展，預(yù)計(jì)成為主流趨勢(shì)。

CFET 技術(shù)通過在單一結(jié)構(gòu)中垂直堆疊 P 型與 N 型晶體管，突破了傳統(tǒng)水平布局的限制，能夠?qū)崿F(xiàn)更高的器件密度和更短的互連長(zhǎng)度——這對(duì)持續(xù)微縮至關(guān)重要。
 

隨著傳統(tǒng)硅材料逐漸接近物理極限，臺(tái)積電也在積極探索**超越硅（Beyond-Silicon）**的技術(shù)，包括使用二硫族過渡金屬化合物（2D TMDs），例如二硒化鎢（WSe?）和二硫化鉬（MoS?），以期在靜電控制與微縮能力上超越傳統(tǒng)硅材料。
 

與此同時(shí)，臺(tái)積電也在進(jìn)行碳納米管（CNT）技術(shù)的研究，旨在利用其高載流子遷移率和低工作電壓特性，作為新一代通道材料。

這些前瞻性的創(chuàng)新有望支持未來亞 1nm 節(jié)點(diǎn)乃至埃米（Å）級(jí)器件的發(fā)展，幫助摩爾定律（Moore’s Law）在后硅時(shí)代持續(xù)演進(jìn)。
 

• HBM 基底（Base Die）創(chuàng)新
 

隨著 AI 和高性能計(jì)算（HPC）需求持續(xù)飆升，半導(dǎo)體技術(shù)的演進(jìn)已不再僅限于晶體管微縮，互連材料與封裝架構(gòu)的創(chuàng)新也成為推動(dòng)系統(tǒng)級(jí)性能達(dá)到新極限的關(guān)鍵因素。

在互連材料創(chuàng)新領(lǐng)域，臺(tái)積電正積極推動(dòng)優(yōu)化，旨在降低電阻與電容，從而進(jìn)一步提升整體的 PPA（性能、功耗、面積）指標(biāo)。在銅基互連時(shí)代，臺(tái)積電引入了多項(xiàng)關(guān)鍵技術(shù)，包括：
• 新型低電阻通孔（Novel Low-R Via）
• 新型低介電常數(shù)材料（New Low-k ESL）
• 新型阻擋層（New Barrier）
 

通過這些技術(shù)，臺(tái)積電實(shí)現(xiàn)了：
• 通孔電阻降低約 25%
• 電容降低約 6%
• 線路電阻降低約 15%

這些進(jìn)步有效緩解了持續(xù)制程微縮所帶來的互連延遲增加與功耗上升的問題。

展望未來的 Beyond-Cu 時(shí)代，臺(tái)積電正推進(jìn)一系列新技術(shù)，包括：
• 金屬蝕刻（Metal Etch）結(jié)合空氣間隙結(jié)構(gòu)（Air Gap）
• 采用新型導(dǎo)電材料，如釕（Ru）、鎢（W）與鉬（Mo）

 

以進(jìn)一步降低耦合電容（Coupling Capacitance）。此外，臺(tái)積電也在積極開發(fā)插層石墨烯結(jié)構(gòu)（Intercalated Graphene），預(yù)計(jì)能帶來超過 30% 的電容降低。

這些創(chuàng)新有望顯著降低互連延遲、提升信號(hào)完整性（Signal Integrity），為 1nm 以下技術(shù)節(jié)點(diǎn)的終極微縮提供關(guān)鍵材料支撐。

在系統(tǒng)整合方面，為了應(yīng)對(duì) AI 計(jì)算日益增長(zhǎng)的高功耗需求，臺(tái)積電開發(fā)了新一代 HPC/AI 系統(tǒng)整合技術(shù)平臺(tái)。該平臺(tái)將最先進(jìn)的 FinFET 邏輯制程、高頻寬存儲(chǔ)器（HBM）堆疊、硅光子（SiPh）光學(xué)引擎與高效電源傳輸解決方案，整合到一個(gè)高度集成且模塊化的計(jì)算架構(gòu)中。

這一架構(gòu)基于大面積、高密度基板構(gòu)建，緊密集成了：
• 主動(dòng)硅芯片（Active Die）
• 局部硅互連（Local Silicon Interconnect, LSI）
• 嵌入式電壓調(diào)節(jié)器（Embedded Voltage Regulator, IVR）
• 深槽電容（Deep Trench Capacitor, DTC）

 

通過這種整合，實(shí)現(xiàn)了高速、低延遲的計(jì)算互連，同時(shí)顯著提升了電源完整性（Power Integrity）與熱管理能力。
 

在數(shù)據(jù)傳輸方面，該平臺(tái)利用硅光子模塊（Silicon Photonics Module），直接在封裝層級(jí)集成光學(xué)信號(hào)傳輸，相比傳統(tǒng)銅互連，大幅提升了頻寬密度，并顯著降低了功耗。

這一解決方案特別適用于支持超大規(guī)模生成式 AI 模型與超大規(guī)模數(shù)據(jù)中心內(nèi)部高性能通信需求，為下一代智能計(jì)算基礎(chǔ)設(shè)施提供了堅(jiān)實(shí)的技術(shù)支撐。

• 先進(jìn)封裝技術(shù)（Advanced Package）的創(chuàng)新

為了應(yīng)對(duì)內(nèi)存與計(jì)算單元之間日益嚴(yán)峻的互連挑戰(zhàn)，臺(tái)積電持續(xù)推進(jìn) HBM 基底（Base-Die）技術(shù)的創(chuàng)新與發(fā)展。傳統(tǒng)的 HBM 架構(gòu)通常是將 DRAM 晶片直接堆疊在邏輯層（SoC）之上，但隨著數(shù)據(jù)訪問需求的不斷增長(zhǎng)，這種方式已經(jīng)遭遇到頻寬瓶頸與系統(tǒng)性能限制。

對(duì)此，臺(tái)積電在新一代平臺(tái)中，將 HBM Base-Die 作為獨(dú)立的中介層，通過大面積中介層（interposer）與 SoC 連接。這樣的設(shè)計(jì)可以在不犧牲邏輯微縮與性能優(yōu)化的前提下，實(shí)現(xiàn)更靈活的多層次內(nèi)存堆疊，顯著提升數(shù)據(jù)訪問效率與整體系統(tǒng)頻寬。

針對(duì)當(dāng)前的 HBM4 世代，臺(tái)積電采用了 N12 制程技術(shù)來制造 Base-Die，相較于以往設(shè)計(jì)，功耗降低超過 40%。展望未來，臺(tái)積電計(jì)劃遷移至 N3 制程，預(yù)計(jì)在 2026 年后進(jìn)入量產(chǎn)，屆時(shí)將為次世代 HBM/AI 系統(tǒng)帶來更高的集成密度與更優(yōu)異的能效表現(xiàn)。

就 HBM Base-Die 技術(shù)演進(jìn)路線而言，臺(tái)積電已經(jīng)制定出明確的轉(zhuǎn)型路徑：
• N12 制程將支援即將量產(chǎn)的 HBM4，帶來第一波超低功耗優(yōu)勢(shì)；
• N3 制程將作為未來 HBM5 及更高世代產(chǎn)品的技術(shù)基礎(chǔ)，以支撐更高堆疊層數(shù)與更大頻寬需求。

 

這一策略不僅展現(xiàn)了臺(tái)積電在先進(jìn)邏輯制造領(lǐng)域的領(lǐng)導(dǎo)地位，同時(shí)也涵蓋了內(nèi)存互連、先進(jìn)封裝及系統(tǒng)級(jí)整合（SiP）等領(lǐng)域，建立起從材料、器件到系統(tǒng)的全面競(jìng)爭(zhēng)優(yōu)勢(shì)，為未來 AI 計(jì)算、超大規(guī)模數(shù)據(jù)中心以及次世代高性能存儲(chǔ)解決方案奠定了堅(jiān)實(shí)且可擴(kuò)展的技術(shù)基礎(chǔ)。